Resumen
Las transiciones digital y energética son esenciales para lograr una economía sostenible y constituyen un pilar fundamental de la nueva
estrategia industrial para Europa. Ambas, además, están estrechamente relacionadas entre sí en varios aspectos, incluyendo una
preocupante paradoja. Por un lado, necesitamos centros de proceso de datos (CPD) cada vez más potentes para apoyar las transiciones
digital y energética y, por otro lado, el aumento vertiginoso de la cantidad de datos y de la demanda de servicios soportados por dichos
sistemas, implican un riesgo de incremento desmesurado del consumo energético. Para romper esta paradoja, necesitamos desarrollar
CPDs que sean mucho más eficientes energéticamente que los existentes. Centrándonos en el hardware, se han desarrollado por
separado técnicas de reducción de energía para diferentes dispositivos. Por desgracia, se ha perdido la oportunidad de optimizar el
sistema en su conjunto. Además, existe una flexibilidad limitada para definir las máquinas virtuales que se traduce en la pérdida de
oportunidades de ahorro energético. Por lo tanto, ha llegado el momento de reconsiderar la arquitectura global del sistema y apartarse de
la arquitectura clásica de los nodos de clúster.
El objetivo de este proyecto es proponer y evaluar una nueva arquitectura de CPD energéticamente eficiente que mejore los principales
subsistemas (núcleos de procesador, jerarquía de memoria, aceleradores y red de interconexión), y reduzca significativamente la latencia
del movimiento de datos y el consumo energético global. La nueva arquitectura se diseñará en torno a los aceleradores, proporcionando
una conexión directa entre todos ellos y el resto de los componentes del sistema, que se mejorarán como sigue.
Este subproyecto se centrará en la investigación de todos los subsistemas con la única excepción de los aceleradores. Los procesadores
de los nodos del centro de datos consiguen un alto rendimiento mediante el soporte a la ejecución de múltiples hilos simultaneamente
(SMT), que ha demostrado ser una técnica con un buen ratio rendimiento/vatio. En el proyecto incrementaremos el número de hilos
soportados por núcleo rediseñando estructuras clave que limitan la escalabilidad (por ejemplo, las caches de primer nivel) con tecnologías
de memoria más densas y energéticamente eficientes. En cuanto a la jerarquía de memoria, diseñaremos software de sistema que tenga
en cuenta el consumo energético de los principales recursos compartidos (LLC, memoria principal y núcleos SMT). Además, se propondrá
una nueva organización de la memoria principal más densa y eficiente aprovechando diferentes tecnologías. Además, propondremos una
nueva red de interconexión que sustituya el conmutador interno de cada acelerador del nodo por un único conmutador externo "top-ofserver".
De este modo, reduciremos el coste, la latencia de las comunicaciones y el consumo de energía, y aumentaremos la flexibilidad.
También coordinaremos las técnicas existentes de reducción de energía de la red con novedosas técnicas de gestión global de la
congestión, virtualización de la red y tolerancia a fallos, con el fin de lograr una reducción de energía mucho más significativa al reducir la
congestión que aparece cuando se utilizan técnicas de reducción de energía independientes.
